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|英特爾CEO：Chiplet技術+英特爾代工服務，邁向10000億個晶體管

|英特爾CEO：Chiplet技術+英特爾代工服務，邁向10000億個晶體管

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8月23日消息 ， 近日英特爾CEO基辛格（Pat Gelsinger）在2022年度Hot Chips會議上發表了主題演講 ， 介紹了英特爾的代工服務業務 ， 并稱英特爾是 IT 領域持續發展的關鍵參與者 ， 其中軟件是核心 ， 硬件是確保性能和功能的關鍵 。
基辛格表示 ， 無所不在的計算、無處不在的連接、從云到邊緣的基礎設施和人工智能是英特爾的四大超級技術力量 ， 所有這些都相互促進的 。 “我擁有的計算能力越多 ， 我能做的事情就越多 ， 我擁有的基礎設施越多 ， 我可以存儲的數據就越多 ， 我擁有的數據越多 ， 我可以進行的學習和訓練的能力就越強 。 我們看到這四大超級技術越來越多地讓我們的工作和生活從物理世界連接到數字世界 。 而半導體是超級技術驅動的所有數字化事物的基礎 ， 我們所處的時代 ， 越來越多的半導體的制造被晶圓代工的商業模式所支持 。 ”
不過 ， 基辛格認為 ， 晶圓代工的模式正在讓位于系統代工 ， Chiplet技術將多個裸片和小芯片通過先進封裝在一起 ， 成為了一個系統 。 2.5 和 3D 小芯片封裝需要更多類型的技術 ， 小芯片和其他 IP 在封裝上結合在一起 ， 以幫助在系統代工廠中創建下一代設計 ， 這就是基辛格所說的英特爾的目標——圍繞這些技術推動生態系統新技術使設計師能夠進行大規模創新 。

基辛格認為摩爾定律（許多行業觀察家認為該定律正在放緩）是這一切的基礎 。 他表示 ， 目前通過先進封裝 ， 單個系統芯片的晶體管數量已經超過了 1000 億個 ， 預計到2030年前將增長到 1 萬億個 。 他指出 ， 英特爾去年推出的RibbonFET 晶體管結構和 Power VIA電源傳輸系統等技術 ， 以及使用High NA EUV光刻和 2.5/3D 封裝等技術 ， 將為實現 1 萬億晶體管開辟了道路 。

其他封裝技術 ， 如嵌入式多芯片互連橋 (EBIM) 有助于將更多組件連接在一起 ， 以及用于邏輯堆疊的 Foveros 技術將使英特爾能夠將更多功能帶入設計密集的封裝中 。 像英特爾將于明年推出的“Meteor Lake”這樣的新芯片 ， 之后“Arrow Lake”也將利用這些技術 。 即將推出的“Ponte Vecchio”GPU也有 47 個功能單元(Tiles)和超過 1000 億個晶體管在一個封裝中 。
未來重要的是 ， 在行業中標準化這些不同部分的組合方式 ， 不僅在英特爾內部 ， 同時也在其他行業參與者之間 。 關鍵的第一步是今年早些時候創建了Universal Chiplet Interconnect Express （UCIe）聯盟 ， 為Chiplet做 PCI-Express 互連標準 ， 也是為將外圍設備連接到計算系統所做的工作 。 芯片制造商正在創造可以將不同部分組合在一起的處理器 ， 以降低制造成本 ， 更適應軟件需求 ， 并能夠滿足計算和網絡系統不斷增長的性能和吞吐量需求 。
目前加入到英特爾領導的UCIe聯盟的廠商還包括AMD、Arm、高通、微軟、Meta、三星、臺積電、Marvell、英偉達和阿里巴巴等眾多知名企業 。
“現在我們正在芯片級做 ‘使用 PCI-Express 所做的事情’ ， 并采用芯片上的單片系統 ， 該系統可能在芯片尺寸、成本和功率方面受到限制 ， 并且能夠將其分解為一個解決方案 ， 該解決方案需要不僅具有先進封裝的優勢 ， 還具有基于 UCIe 標準實現混搭的功能 ， ”基辛格說 。 “不同的工藝技術將針對不同的功能進行優化——功率、射頻、模擬、高級邏輯、內存 。 但我們還需要以一種非常易于使用的可組合方式將它們聯系在一起 ， 為設計人員提供抽象概念 ， 使他們能夠做更復雜的事情 ， 而無需在最低芯片級別了解每個執行和硬化 IP 的細節 。 ”

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