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?芯片分析問答2025.7.9

it芯片芯片

?芯片分析問答2025.7.9

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Q1
芯片金屬層之間的通孔VIA ， 英文全稱是什么？
A1


via就是全稱 ， 本身就是一個英語單詞 。


Q2


解完UV后 ， 膜的粘度有幾十mN/25mm的 ， 有幾百mN/25mm的 ， 這種在選擇的時候有什么rule嗎？粘度到多少工廠才會難摘?。 ?


A2


參考短邊die size 。


Q3
【?芯片分析問答2025.7.9】

low k制程(比如40nm)的芯片 ， 大家有遇到過彈坑問題引起的早夭失效的案例嗎？
Al制程有遇到過彈坑問題導致的早夭失效 ， 但是low k制程的我自己目前沒有遇到過彈坑問題導致早夭失效的案例 。


A3


Low k失效風險更高 ， low k機械強度弱 ， CTE也高 ， 對機械和溫變應力都更敏感 。


Q4


芯片做完TC（-65~150度）500cycle后 ， 有發現Bump和RDL側面輕微delamination ， 這種要按照JEDEC的哪個標準來判斷是可接受還是不可接受的？


A4
J-STD-020E標準中有對分層的判定標準 ， die區域是不能有分層的 。


Q5


是否有遇到過QFN車規芯片有經過三溫測試 ， 出現Die裂的情況？


A5
三溫的順序 ， 是否pass ， 在每種溫度下warpage的數據 ， pogo pin有沒有卡住 ， 都要考慮 。


Q6


硅凝膠怎么去除？


A6
用專門的溶膠劑 ， 溶膠劑也不貴 。


Q7


晶圓從廠里出貨后 ， 包裝原封不動的話 ， 可以自己保存嗎？自己暫存需要什么條件？


A7
氮氣柜25左右溫度保存 。


Q8


如下圖Decap后看到的裂紋可能是什么原因導致的？



A8
這種不是應力造成的 ， 去查sawing工藝 ， 基本上是sawing的diamaflow出了問題 ， CO2 bubble打少了 ， 在sawing的過程中電荷沒有及時導出 ， 局部放電導致的 ， 可以隨便切一個位置看一下 ， top metal會有靜電擊穿的現象 ， 就像長出了一根天線 ， 而且passivation已經碎了 ， 可靠性肯定會有問題 ， 不建議出貨 。
Q9


現在PMIC這個賽道 ， CP/FT的生產測試都用的哪個測試平臺？


A9


要看這個PMIC的復雜程度 ， 一般的8200能搞定 ， 也可以看看ETS和8300 。


Q10


芯片的射頻輸入口 ， 在FT測試都很正常 ， 貼片后被靜電損傷的很多 ， IV曲線正常 ， 但是LNA的增益和對地阻抗下降很多 ， 像是通過CDM模式放電損壞的 ， 這個有什么辦法避免嗎


A10


這個不一定是靜電 ， 如果是CDM的話 ， 那就是加工過程中機臺接地不好 ， 也要看一下焊錫材料 ， 焊錫厚度這些是不是符合之前的生產標準 ， 有沒有生產波動 ， 一般來說批次性的問題 ， 和生產品質相關性比較大 。


11


CSP封裝的芯片 ， 想排查一下是否因應力損壞X-ray能看出來嗎？


A11


不能 ， X-ray會直接穿透 ， 建議利用3D-OM六面檢查 。


Q12


IR是什么設備？


A12


紅外線 ， 可以看隱裂 ， chip內部crack & chipping 。


Q13


AEC-Q100做HAST時 ， 要求每個被測單體樣品都處于正常工作狀態嗎？我們有一款產品需要SPI通信發送喚醒指令才會正常輸出 ， 否則就處于待機狀態 ， 在待機狀態下可以做HAST嗎？


A13


喚醒指令后器件就不是屬于最低功耗狀態了 ， 不需要喚醒 。


Q14


為滿足以下需求 ， 該如何確認實驗時長？
滿足T_USE=85攝氏度 ， 壽命10年的 HTOL 考核條件:
1. T_SRTESS= 150度 ，
V_SRTESS=1.1*VCC工作電壓 ，
考核時長>=？
2. T_SRTESS= 125度 ，
V_SRTESS=1.1*VCC工作電壓 ，
考核時長>=？


A14


Tuse最好有mission profile ， 按照85度預估 ， 150度stress時間就要2000hrs左右了 。


Q15


我們一顆產品TC后pad全是分層 ， 如下圖 ， 正常嗎？



A15
這張 C SCAN 掃描看起來是 die surface 正下方及周圍有脫層 ， 可以發一下 T SCAN 進行佐證 ， 所以您這個應該是背晶位置脫層了 。 由于您這個是做 TC 之后的樣品 ， 明確指向溫度相關 ， 故優先確認封裝的材料各膨脹系數關系 。 上圖 die surface /lead frame 沒發現脫層 ， 所以排除由外而內的應力或脫層 。


Q16


BHAST 3批是按照三個wafer批次來做還是三個封裝批次？


A16


驗封裝的 ， wafer批次/封裝批次不關鍵 ， 你隔一周release一批最好 。


Q17


QFN做完BHAST（130℃/85%RH ， 96hr）后失效 ， EDX發現背面lead間EMC表面有大量Sn（＞20%）和Cu（>4%）的成分（圖上點狀物） ， 想問下這可能是電遷移嗎？什么情況才會造成這樣的現象？





A17


吸氧腐蝕的可能性比較大 ， 鍍層應該可以看到腐蝕掉了（薄了） ， 有一種可能是做完Precon以后要做SAT如果是放在Tray盤里做SAT的 且拿出來以后水沒有吹干 ， 則會在鍍層表面形成一層水膜 ， 這時候就會發生吸氧反應 。


Q18


車規QFN產品pin pitch最小有要求0.5mm嗎 ， 有什么文件定義嗎？


A18


行業不會有這個定義 ， 要么也是你的客戶公司有此內部規則 。


Q19


晶圓從廠里出貨后 ， 包裝原封不動的話 ， 可以自己保存嗎？自己暫存需要什么條件？


A19
氮氣柜25左右溫度保存 。


Q20


Corner wafer的ESD ， LU還需要單獨評估嗎？


A20


沒這個要求 ， 除非設計師希望收集這數據做比對 。


Q21


HBM實驗會影響FT的SCAN測試嗎？


A21
有可能會有影響的 ， 畢竟HBM是一個破壞性實驗 。


Q22


關于HTOL的壽命換算要根據power on時間和mission profile ， 這兩個有更具體的定義嗎？


A22


這兩項都是根據終端應用場景定義的 。


Q23


消費級芯片工作溫度0-70℃ ， 是哪個JEDEC文件定義的 ， 為什么不能0°以下工作？

A23


芯片設計就是匹配0°以上使用場景的 。


Q24


FPGA產品一定要做SER嗎？如果做SER ， 放射源推薦什么？Alpha源還是X-ray類高能光束？


A24


內部有memory一般才需要SER ， SER放射源看場景 ， 一般推薦中子源和阿爾法源 。


Q25


PBO也是類似PI的passivation材料嗎？


A25


應用領域差不多 ， 類似于低溫PI ， 目前也就WPR系列封裝有在用 。


Q26


BGA從板子上拆下來之后 ， 錫球焊接不上 ， 要怎么修復？確定焊盤沒有損壞 ， 可能需要清洗 ， 如果需要清洗的話 ， 一般怎么個清洗流程？


A26


用1%稀硫酸+超聲波洗一下試試 ， 大概十幾秒到半分鐘 。


來源：季豐電子


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