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芯片|華為公開芯片堆疊封裝專利：用面積換性能，這一步能走通么？

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芯片|華為公開芯片堆疊封裝專利：用面積換性能，這一步能走通么？

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芯片|華為公開芯片堆疊封裝專利：用面積換性能，這一步能走通么？

說到芯片堆疊技術(shù) ， 其實(shí)我們并不陌生 ， 畢竟“Chiplet”這類技術(shù)很早就用在了各種產(chǎn)品上 。 當(dāng)然芯片堆疊的主要意義在于 ， 當(dāng)芯片制程進(jìn)一步縮小的難度提升之后 ， 用多個芯片堆疊的方式 ， 可以在不要求最新芯片工藝的前提下 ， 來提升芯片的性能 。 這種事兒其實(shí)我們見過不少 ， 比如PC領(lǐng)域的處理器產(chǎn)品中 ， 不少就采用了芯片堆疊的方案 ， 包括下一代的RDNA 3架構(gòu)顯卡 ， AMD也會繼續(xù)采用這一方案 。

對于芯片堆疊封裝而言 ， 其實(shí)是一個難度頗大的事情 ， 我們常說有先進(jìn)的芯片工藝 ， 其實(shí)還有芯片的封裝工藝也同樣有較高的門檻 ， 芯片堆疊封裝就算是先進(jìn)的芯片封裝工藝 。 目前在這方面 ， 臺積電似乎依然有不小的優(yōu)勢 ， 之前AMD的銳龍7 5800X3D就是將不同的芯片堆疊封裝在一起 ， 成本不低而且良率也有待提升 。
【芯片|華為公開芯片堆疊封裝專利：用面積換性能，這一步能走通么？】芯片堆疊工藝對于廠商而言 ， 通常是在提升芯片性能的時候 ， 為了節(jié)約設(shè)計難度 ， 同時也是減少成本的一個方案 。 畢竟用最先進(jìn)的芯片工藝打造產(chǎn)品 ， 往往成本會比較高昂 ， 同時良率也不好說 。 但如果芯片堆疊工藝成熟的話 ， 廠商就可以利用多個相對成熟的芯片來進(jìn)行堆疊 ， 最終達(dá)到提升性能的目的 。 當(dāng)然這樣做 ， 芯片堆疊本身會占據(jù)不小的空間 ， 而且功耗和發(fā)熱部分也是需要廠商關(guān)注的問題 。

之前華為就曾經(jīng)說過 ， 在華為現(xiàn)階段由于無法獲得先進(jìn)工藝 ， 所以會考慮采用芯片堆疊的方式 ， 以多核心架構(gòu)的芯片來實(shí)現(xiàn)性能的提升 。 簡單來說 ， 華為的意思就是用比較成熟的工藝 ， 生產(chǎn)芯片 ， 然后將芯片堆疊起來 ， 最終達(dá)到以面積換取性能的目的 。 而就在近日 ， 華為首次公開了自己芯片堆疊的封裝專利 。
根據(jù)國家知識產(chǎn)權(quán)局的公開信息來看 ， 在5月6日華為公布了一項關(guān)于“芯片堆疊封裝結(jié)構(gòu)及其封裝方法、電子設(shè)備”的專利 ， 這算是華為首次公布堆疊芯片技術(shù) 。 這項專利的申請時間在2019年10月30日 ， 該專利描述了一種芯片堆疊封裝結(jié)構(gòu)及其封裝方法、電子設(shè)備 ， 涉及電子技術(shù)領(lǐng)域 ， 用于解決如何將多個副芯片堆疊單元可靠的鍵合在同一主芯片堆疊單元上的問題 。

具體的專利信息和圖像我們就不多說了 ， 有興趣的可以去看看 。 事實(shí)上除了這項專利之外 ， 在4月初 ， 華為還公開了一種芯片堆疊封裝及終端設(shè)備專利 ， 涉及半導(dǎo)體技術(shù)領(lǐng)域 ， 能夠在保證供電需求的同時 ， 解決因采用硅通孔技術(shù)而導(dǎo)致的成本高的問題 。 看起來在芯片堆疊這部分的技術(shù) ， 華為的確已經(jīng)涉足頗深 ， 技術(shù)方面應(yīng)該不是什么問題 。

當(dāng)然即使掌握了芯片堆疊的設(shè)計和封裝技術(shù) ， 但對華為來說 ， 這似乎也不能緩解目前消費(fèi)者領(lǐng)域芯片不足的問題 。 從目前來看 ， 華為無法獲得先進(jìn)制程的芯片 ， 甚至無法讓芯片代工廠生產(chǎn)任何芯片 ， 即使未來國內(nèi)28nm芯片可以完全實(shí)現(xiàn)國產(chǎn) ， 但是依靠28nm芯片來做芯片堆疊 ， 那就意味著這肯定無法用在移動設(shè)備上 ， 比如手機(jī)或者平板都不可能用上這種芯片堆疊技術(shù) ， 畢竟手機(jī)和平板這樣的產(chǎn)品空間太小 ， 沒有多余的空間來實(shí)現(xiàn)芯片堆疊 。 而且即使華為愿意嘗試 ， 那要多少顆芯片才能堆疊到現(xiàn)在5nm芯片的性能？這個成本、功耗和發(fā)熱 ， 顯然都不具備在移動產(chǎn)品上實(shí)現(xiàn)的可能 。

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