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失效分析 趙工 半導體工程師 2025年06月27日 08:21 北京
Q1
大家有遇到過MCU在運行中VDD鍵合絲熔斷的情況嗎？4根鍵合絲熔斷3根 ， 在ADC部分的GND通道上有熱點 。
A1
應該是內部短路后 ， 引起的燒毀吧 ， 剩下焊線是有焊點脫落開路吧 ， 不然它怎么能不熔斷 ， 建議1.做一下浪涌 ， 2.做全套的LU ， 芯片的其他管腳發生LU ， 也是表現在電源上大電流 。
Q2
針對Shadow moire report實驗 ， 行業翹曲度標準大概是什么范圍算合格？
A2
-/+80um ， 要看導入數據時框選位置 ， 一般的84大概率是四角相對參考平面的值 ， 要是角上放的是VSS或者Dummy ， 風險不高的 ， 只看80是理論家的做法 ， 款選位置對測量數據的影響較大 ， 且框選是手動的 ， 不能精確到具體的尺寸；Shadow moire 測量是熱變形 ， 溫區曲線最好follow客戶SMT曲線；84要具體看是高溫區間 ， 還是低溫溫區 ， 高溫區影響比低溫區大一些 。
Q3
一般產品都不做LTOL或者很少做 ， 做HTOL比較多 ， 那客戶如果問起來為什么不做LTOL ， 可以怎么解釋起來合理一些？另外根據HTOL的試驗時間是不能等效到低溫-40℃的壽命吧？低溫有專門的壽命模型嗎？
A3
LTOL主要失效模型是HCI ， 可以用Fab的HCI結果替代 ， HTOL和LTOL機理不同 ， 不能等效 ， HTOL是多方面綜合的 ， 其中TDDB占多數 。
Q4
幫忙推薦一下劃片廠 ， 要能經受客戶驗廠的那種 ， 產品是硅片 ， MPW的 ， 一片上有三種型號 。
A4
可以找季豐 ， 季豐可以做劃片的 。
Q5
一款芯片的抗ESD能力 ， 有沒有可能HBM很弱 ， 但MM很強？
A5
有可能 ， 我也見過 ， 和設計的策略有關 ， 主要是由于內部電路設計的差異、ESD保護策略的不同以及測試條件和標準的差異所導致的 。
Q6
晶圓研磨供應商變更了 ， 一般需要做什么驗證？這個AEC-Q100里也沒有對應的項目 。
A6
參考紅框圈出的來做實驗 。
Q7
有沒有人遇到過在不同機構測試ESD ， Latch up結果不一樣的？
A7
同一家機構 ， 甚至同一臺設備都碰到過結果不一樣的 ， 如果發現有這種現象 ， 還是要多Debug ， 在一些對于某些參數敏感的時候 ， ESD測試起來還是有一些Options的 。
Q8
TC用的兩箱法 ， 兩個溫區分別是-55 ， 150℃ ， 每個溫區保存15min ， 機械傳動材料的方式進行輪換 ， 一個小時2個循環 ， 這樣是不是就做成熱沖擊了？正常那種帶升溫和降溫的TC是怎么做的？
A8
高低溫中間有個常溫靜置步驟 。
Q9
對于wafer出貨的IC ， IC本身這邊可靠性需要做些什么項目？客戶那邊拿我們的IC自己去進行合封 。
A9
芯片本身肯定要先做開發板測ESD和HTOL那些可靠性 ， 整wafer出貨就主要靠CP良率來卡控了 ， 另外就是靠WAT監控工藝波動 ， 可靠性要求高的話 ， 就得看做CP三溫測試 ， 另外要看有沒有Flash ， 有Flash的話要做存儲老化CP再出貨 。
Q10
有誰做過動態Latch up測試嗎？哪里可以做？
A10
要罐pattern ， 這個需要機臺的一個模塊控制 ， 目前幾乎沒有人做 ， 所以市面上也幾乎是沒有去配這個模塊 ， 一般是單獨定制測試板 ， 給予一些外圍電路 ， 讓IC工作再去做Latch up 。
Q11
我用NaOH溶液去掉了鋁線 ， 那芯片上的黃色和灰色是什么材料？
A11
如果能提供更加清晰的照片會更加容易分辨 ， 正常都是TIN ， 厚度不同在OM下的顏色深淺有差異 。
Q12
下圖這種白斑大家碰到過嗎？是怎么造成的？
A12
是via位置的綠油分層起泡 ， 找你們基板供應商 。
Q13
在消費類產品做LU的過程中 ， 什么情況下 ， 需要在Tj=125度下進行測試 ， 而不是常溫下進行測試？
A13
一般是預留轉車電的芯片會做一下 。
Q14
如下為什么非要用陪片？
A14
驗證環境是不是可靠 。
Q15
對于車規TO MOS產品 ， N管和P管都要做AEC Q101認證嗎？
【芯片分析問答25.6.26】
A15
每個產品都要過認證 ， 根據產品分類來看使用Q100 ， 101 ， 102 ， 103 ， 104 。
Q16
長期存儲的MSL1級產品需要考慮受潮問題嗎？
A16
不用 ， MSL1的標準就是可以無限期放置的 。
Q17
高溫回流焊會導致功能失效 ， 參數漂移嗎？
A17
參數漂移會 ， 功能失效不一定 ， 當然會有功能失效風險 ， 比如分層躥錫短路 ， 爆米花開路 。
Q18
QNF封裝BHAST做完2倍stress(192hrs)后出現分層的情況 ， 有遇到過嗎？按車規AEC-Q006的要求 ， 這種算可接受嗎？
A18
環境實驗 ， 是不卡分層的 ， 只有MSL實驗才卡分層 ， 但是也要看具體分層情況 ， 是否有非功能性失效 ， 客戶能否接受 。
Q19
對于芯片的FIT值 ， 是用來衡量芯片的哪個角度的指標呢？
A19
MTTF 和 λ ， FIT越低越好 ， 但是可以隨著量產時間及樣品數量的增加而降低的 。
Q20
2.5D的封裝成本比2D的封裝成本增加幾倍（在相同的5個die且基板差不多規格的情況下)?
A20
之前了解到Silicon interposer 2.5D價格應該是MCM的接近10X數量級了 ， 具體價格case by case吧 。
Q21
BGA產品錫球脫落（FT時發現） ， 錫球脫落是有標準的嗎 ， 還是不允許錫球脫落？
A21
不允許錫球脫落的 。
Q22
只有測芯片EMI的 ， 那對于芯片的EMS有測試標準嗎？
A22
本身芯片級的EMC就是個nice to have的測試 ， 標準也沒有規定go-no-go的曲線 ， 都是讓與終端客戶協商來定 ， 系統板子有很多手段治理EMI和EMS的問題 ， 比如加屏蔽 ， 加衰減泄放通路等 ， 系統級必須要過強制的標準 ， 有嚴格的標準曲線 ， 但是也確實遇到過系統上很難解決的EMI問題 ， 最后還是芯片改版解決的 。
Q23
封裝過程開帽發現絲狀異物 ， 大家有沒有遇到過該異常？
A23
先做EDX看是什么東西 ， 從分布來看 ， 有點像劈刀磨損導致拉絲 ， 如果是異物的話 ， 很難有這種拐彎和這么好的韌性 ， 導致molding注塑時都沒有被沖開 。
來源：季豐電子
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