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千層3D NAND，如何煉成？

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千層3D NAND，如何煉成？

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千層3D NAND，如何煉成？

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本文由半導體產業縱橫（ID：ICVIEWS）編譯自semiengineering
下一代3D NAND取決于低溫蝕刻工藝的性能和可重復性 。

邊緣和云端不斷增長的存儲需求 ， 推動了多種應用對更高容量閃存的需求不斷增長 。
3D NAND閃存每12到18個月推出一次 ， 其更新換代速度和性能提升幅度遠超大多數其他半導體器件 。 每一代新產品都能帶來50%更快的讀寫速度、40%更高的位密度、更低的延遲和更高的能效 。
3D NAND閃存制造商通過堆疊和連接存儲單元 ， 利用微小而深的通道 ， 維持著如此驚人的生產速度 。 這些通道隨著每一代產品的推出而變得更小更深 。 一項突破性的低溫蝕刻技術 ， 能夠在僅100納米的開口下 ， 鉆出數十億個深度達10微米的通道孔 ， 且孔徑近乎垂直 。 在這樣一個重視能源效率和可持續性的行業中 ， 這些創新的蝕刻工具旨在將能耗降低至以往低溫解決方案的一半 ， 同時減少80%以上的碳排放 。
對于NAND閃存的蝕刻工藝而言 ， 關鍵挑戰在于如何在保持合理蝕刻速率的同時 ， 確保通道從上到下的垂直輪廓 。 建模在優化工藝配方方面發揮著越來越重要的作用 ， 以確保垂直輪廓的一致性 ， 避免關鍵尺寸偏差、彎曲以及存儲器孔內部的形狀畸變 。 即使只有少量數據 ， 人工智能也能幫助優化這些特征的輪廓 。 這些存儲器輪廓之所以如此關鍵 ， 是因為它們的均勻性直接關系到NAND閃存的性能 ， 而性能的衡量指標是讀寫速度和編程/擦除效率 。
3D NAND芯片的主要生產商包括三星電子、西部數據、東芝旗下的鎧俠（Kioxa）、SK海力士等 。 通過堆疊更多更薄的二氧化硅和氮化硅交替層（ON） ， 他們能夠在每一代器件中增加30%的字線數量 。 然后 ， 利用深反應離子刻蝕（DRIE）技術在芯片上刻蝕出數十億個高縱橫比的圓柱體（深度與寬度之比超過50:1） 。
DRIE反應器優先將離子垂直導向 ， 從而實現用于深溝槽隔離、硅通孔、MEMS腔體和其他垂直結構的平行結構 。 在NAND閃存中 ， 即使這些特征的原子級偏差極其微小 ， 也會降低器件的電性能 ， 導致良率和性能下降 ， 并可能影響其可靠性 。
在深度為10微米、直徑為100納米的孔中 ， 允許的輪廓偏差僅為10納米 。 “因此 ， 如果您將10納米的輪廓偏差視為深度的函數 ， 那么這小于0.1%的輪廓偏差 ， 這確實令人印象深刻 ， ”Lam Research全球蝕刻產品公司副總裁Tae Won Kim 表示 。
3D NAND 芯片制造商如何擴展其器件尺寸？3D NAND 芯片制造商利用三種關鍵方法來實現器件尺寸的擴展（見圖 1） 。 閃存單元可以更緊密地排列（x 和 y 方向擴展） ， 也可以使用垂直連接進行堆疊 。 自 2014 年左右業界從 2D NAND 過渡到 3D NAND 以來 ， 閃存制造商主要采用垂直方向的構建方式 ， 同時將邏輯電路放置在存儲陣列下方 ， 以進一步縮小芯片尺寸（稱為芯片陣列下 ， CUA） 。 芯片制造商還在不增加面積的情況下增加每個單元的位數 ， 從單比特擴展到每個單元 4 比特（四層單元）及更高 ， 這增加了電壓狀態的數量 。

圖1：NAND 閃存通過減小單元間距和尺寸、堆疊字線以及增加每個單元的位數來實現規?；?。 來源：Lam Research
如何走到這一步？NAND芯片制造商之間的競爭異常激烈 ， 他們都力求在每個制造步驟中實現卓越的均勻性和重復性 。 這里展示的是存儲器空穴通道蝕刻 。 其他重要的NAND高深寬比蝕刻工藝包括：

  • 狹縫：蝕刻區域 ， 用于隔離字線 ， 確保正常的電氣功能；
  • 多層觸點：連接不同金屬布線層的孔；
  • 樓梯：用于訪問每一層中的文字行的連接（見圖2） 。
垂直通道蝕刻工藝完成后 ， 氧化層、陷阱層和多晶硅通道會沿著孔的側壁沉積 。 這種結構通常被稱為“通心粉狀通道” 。

圖2：三維 NAND 門環繞式架構示意圖 ， 圖中顯示了一串垂直排列的電荷陷阱單元 ， 采用氧化物-氮化物-氧化物 (ONO) 柵極介質 ， 以及數量有限的字線 。 來源：imec
在大多數NAND產品中 ， 垂直排列的電荷陷阱單元取代了位于源極/漏極上方的浮柵(FG)晶體管 。 雖然兩種器件的工作原理類似 ， 但電荷陷阱單元位于沉積在柵極氧化層（源極和漏極之間）的氮化物層中 ， 本質上是一個內部帶有氮化硅陷阱層的垂直MOSFET器件 。
單元陣列完成后 ， 芯片制造商通常會制造第二層或堆疊層 ， 然后再將其連接成串 。 “但是 ， 要確保這層厚度約為 30μm 的堆疊層之間直徑一致 ， 會增加工藝的復雜性和成本 ， 對高堆疊沉積和高縱橫比蝕刻工藝提出了挑戰 ， ”imec 存儲器工藝集成團隊的高級集成研究員 Sana Rachidi 指出 。
雖然多層短層結構可以減輕高深寬比蝕刻設備的負擔 ， 但也增加了成本和復雜性 ， 尤其是在第一層中的多個存儲器孔需要與第二層中的孔對齊 ， 以便后續連接的情況下 。 這需要在需要對齊的短層結構和提高蝕刻性能以在ON堆疊中刻蝕更深區域之間進行權衡 。
目前 ， NAND 閃存供應商正盡可能地將多個存儲單元封裝在單層結構中 ， 然后再構建第二層 。 “另一個趨勢是將外圍 CMOS 電路優化在不同的晶圓上 ， 然后使用混合鍵合技術將其連接到存儲陣列堆疊層 ， ”Rachidi 表示 。 “為了控制不斷增長的加工成本 ， 他們還在垂直方向上進行進一步的縮放 ， 即所謂的 Z 軸間距縮放 。 ”
為什么需要低溫工藝？在傳統的反應離子刻蝕（RIE）工藝中 ， 隨著微孔內材料的不斷去除 ， 刻蝕速率會逐漸下降 。 2010年代 ， 刻蝕設備制造商開始探索低溫工藝（0°C至-30°C） ， 以期通過結合低溫工藝和新型化學方法 ， 提高RIE系統的生產效率并改善垂直刻蝕效果 。
通過保持晶圓低溫 ， 高能氟離子和氧離子能夠有效地去除氧化氮化物層及其相關雜質 。 “較低的溫度可以抑制不必要的側壁刻蝕 ， 同時增強離子遷移率和轟擊效果 ， ”Lam Research公司的Kim表示 。 這種超低溫是通過在刻蝕平臺上使用冷卻器以及對晶圓進行氦氣冷卻來實現的 。
從化學角度來看 ， 更高的刻蝕速率源于中性物質表面擴散和物理吸附的增強 。 重要的是 ， 工藝工程師需要控制孔頂部聚合物的形成 ， 因為聚合物會阻礙離子流到達特征底部 。 “孔輪廓是通過精確控制晶圓溫度和氣體化學性質來控制的 ， 這利用了刻蝕側壁上中性物質吸附方式隨溫度變化而發生的從化學吸附到物理吸附的轉變 ， ”Kim解釋道 。
所需的蝕刻深度不斷增加 。 東京電子的Yoshihide Kihara 及其同事估計：“對于未來超過 400 層的芯片 ， 為了維持當前的 2 層堆疊結構 ， 每層存儲器通道孔的蝕刻深度至少需要 8μm 。 ”
這種新型化學方法既能提高刻蝕速率和孔深 ， 又能減少碳排放 。 東京電子補充道：“通過使用HF氣體進行刻蝕 ， 可以大幅降低傳統CF氣體的分壓 ， 從而與第一代低溫工藝相比 ， 溫室氣體的碳排放量可減少84% 。 ”該公司還發現 ， 少量含磷氣體（PF?）可作為催化劑 ， 促進HF與SiO?之間的反應 ， 從而在較低溫度下提高刻蝕速率 。
低溫蝕刻技術的需求已經非常明確 。 Kim指出 ， Lam Research已經在用于3D NAND應用的生產晶圓廠中安裝了1000個低溫蝕刻腔 。
反應離子刻蝕（RIE）可采用兩種類型的反應器——電容耦合等離子體（CCP）和電感耦合等離子體（ICP） 。 通常 ， ICP更為常用 ， 因為它的兩個電極可以獨立控制離子能量和離子密度 ， 而射頻偏置功率則可將活性離子加速注入刻蝕孔中 。
RIE（反應離子刻蝕）設備供應商眾多 ， 包括應用材料公司、Plasma-Therm公司、牛津儀器公司和Sentech Instruments公司 ， 但Lam Research和東京電子是低溫刻蝕領域大批量生產的主導企業 。 東京電子于2023年推出了首款低溫刻蝕機 ， 而Lam Research則于2024年7月推出了第三代低溫刻蝕機 。 Lam Research的Kim指出 ， 這三代反應器采用了三種不同的化學體系 。 （Lam Research并未透露目前使用的具體氣體種類 。 ）
成功蝕刻的另一個關鍵要素是用于形成孔和縫隙的光刻和蝕刻掩模 。 芯片制造商使用厚厚的非晶碳硬掩模（通過化學氣相沉積法沉積） ， 并在其上旋涂玻璃和光刻膠 ， 首先對硬掩模進行圖案化 。 這層厚掩模保護了蝕刻過程中需要保留的ON/ON/ON區域 。
Lam Research 還利用等離子體脈沖在刻蝕模式和鈍化模式之間切換 。 刻蝕過程的副產物非常重要 ， 因為它們可以鈍化側壁 ， 防止結構彎曲 。 垂直通道刻蝕的縱橫比已經接近 70:1 ， 要過渡到 100:1 的縱橫比 ， 控制起來將更具挑戰性 。
輪廓控制、人工智能和蝕刻工藝建模在提升制造工藝成果方面發揮著越來越重要的作用 。 在開發用于優化NAND垂直通道蝕刻的蝕刻工藝時 ， 值得注意的是 ， 有超過30個可調的蝕刻參數 ， 包括溫度、氣體流速、功率、工藝時間等等 。
由蔡成恩領導的宏碁公司工程師團隊 ， 提出了一種基于人工智能的方法 ， 用于優化垂直通道（VC）結構中的蝕刻輪廓 ， 從而最大限度地減少VC輪廓的形狀變形 。 與許多使用大型、多樣化數據集構建的人工智能輔助建模計算不同 ， 宏碁團隊利用來自25片已加工晶圓（包括晶圓中心、中間和邊緣）的數據 ， 優化了蝕刻工藝 ， 從而降低了關鍵尺寸（CD）的變化 。 這種方法降低了工藝開發的成本和時間 。
蔡及其同事報告稱：“半導體行業面臨的關鍵挑戰之一是在工藝開發初期就盡可能減少晶圓消耗 ， 因為這對于降低成本和加快產品開發進度至關重要 。 ” 該人工智能程序能夠優化33個刻蝕參數 ， 從而降低頂部CD、弓形CD（最寬點）、CD畸變和CD條紋程度的變化 。
宏碁人工智能輔助調優方法的核心策略是基于全面的數據集對預訓練的Transformer模型進行微調 。 該微調過程將機器學習算法應用于來自實際晶圓和DOE分割的小數據集 。 “通過將預測的刻蝕參數輸入模型 ， 即可獲得最終的VC輪廓 ， 從而使系統能夠高精度地模擬和預測VC結構 ， ”宏碁團隊強調了領域知識的作用 。 “為了提高模型預測的準確性 ， 我們基于該領域的專家知識 ， 設定了一些具有特定約束條件的預設參數 。 這一步驟對于優化模型輸出并確保預測結果與實際可行的刻蝕條件相符至關重要 。 ”
利用透射電鏡（TEM）在垂直通道（VC）中10多個深度處的斜面切割測量數據 ， 記錄了關鍵尺寸（CD）的變化 ， 并通過機器學習（ML）確定了33個刻蝕參數的優化值 。 “通過創建高精度的刻蝕輪廓 ， 該方法不僅提高了刻蝕結構的質量 ， 還有助于半導體行業顯著降低成本 。 借助先進的優化技術 ， 人工智能輔助的調諧方法確保最終的垂直通道結構在最大限度減少形狀變形和保持對關鍵尺寸的嚴格控制方面表現出卓越的性能 。 ”
最重要的是 ， 新的工藝配方降低了特征畸變 ， 這與NAND的性能和可靠性直接相關 。 “在初始工藝中 ， 當VC形狀畸變嚴重時 ， 閾值電壓會突然升高 ， 表明在3D NAND編程過程中性能不穩定 。 ”人工智能輔助蝕刻工藝徹底消除了這種閾值電壓異常 ， 從而實現了可預測且優化的器件性能 。
未來微縮面臨風險？為了在每一代產品中持續增加ON層數 ， 縮小字線之間的z軸間距（現有器件的z軸間距約為40nm）似乎是合理的 。 然而 ， imec的研究人員警告說 ， 隨著NAND閃存制造商在繼續使用現有材料的情況下縮小尺寸 ， 會出現兩個物理問題——橫向電荷遷移和單元間干擾 。
電荷遷移和信號干擾會降低閾值電壓、增大亞閾值擺幅、降低數據保持時間并提高編程/擦除電壓 。 imec 的研究人員表示：“當進一步減小字線層厚度時 ， 電荷陷阱晶體管的柵極長度也會相應縮短 。 因此 ， 柵極對溝道的控制力逐漸減弱 ， 相鄰單元之間的靜電耦合也隨之增強 。 除了單元間的干擾外 ， 存儲單元在垂直方向上的縮小還會導致橫向電荷遷移（或垂直電荷損失） 。 被困在 SiN 層內的電荷往往會穿過垂直方向的 SiN 層遷移 ， 從而影響數據保持時間 。 ”
一種可以抑制單元間干擾的工藝改進方法是用低介電常數材料（低k值）的空氣間隙代替字線之間的氧化物介質 。 事實上 ， 空氣間隙此前已在二維NAND器件中用于此目的 。 然而 ， 在垂直結構中引入空氣間隙比在平面結構中要困難得多 。
Imec最近設計了一種可重復的氣隙方案 ， 該方案在沉積 ONO 堆疊層之前 ， 先對柵極間氧化層進行凹陷處理 。 “氣隙的引入使其與字線自對準 ， 從而可以精確控制其位置 ， 并提供可擴展的解決方案 。 ”
研究人員和制造商將繼續探索這種及其他方案 ， 以繼續縮小3D NAND 的尺寸 。
結論低溫蝕刻是反應離子刻蝕工藝的一項關鍵發展 ， 它能夠在3D NAND器件中形成極深極薄的腔體 ， 用于垂直接觸、狹縫、階梯接觸和周邊接觸 。 芯片制造商正在優化30多個蝕刻參數 ， 以確保從頂部到底部關鍵尺寸(CD)的垂直輪廓保持最小變化 。
隨著這項極具挑戰性的技術的推廣應用 ， 工藝模擬和人工智能輔助可以在配方優化方面發揮重要作用 ， 而無需運行數百片開發晶圓 。 這可以節省成本并縮短產品上市時間 。 因此 ， 業界可能會更加依賴虛擬制造來完成這些以及其他關鍵的制造步驟 。
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