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傳英偉達將自研HBM Base Die：3nm制程，最快2027年試產

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【傳英偉達將自研HBM Base Die：3nm制程，最快2027年試產】傳英偉達將自研HBM Base Die：3nm制程，最快2027年試產

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8月18日消息 ， 據臺媒《工商時報》報道稱 ， 人工智能（AI）芯片大廠英偉達已經啟動下一代高帶寬內存HBM底層芯片（ Base Die）的自研計劃 ， 并且未來英偉達無論需要家供應商的HBM ， 其底層的邏輯芯片都將采用英偉達的自研方案 ， 預計首款產品將使用3nm制程打造 ， 最快將于2027年下半年開始試產 。

目前在HBM市場上 ， SK海力士、三星、美光等頭部供應商的HBM都搭載的是自己的基于DRAM制程的Base Die ， 但是隨著進入到HBM4 ， 傳輸速率提升到10Gbps以上 ， Base Die就需要使用先進的邏輯制程 ， 生產也必須依靠如臺積電等晶圓代工廠 ， 包括12nm或更先進節點 。
盡管相關供應鏈主導權目前仍掌握在SK海力士等頭部DRAM廠商手中 ， 但他們都已透露未來將導入晶圓代工等級的邏輯制程的Base Die進入到HBM當中 ， 以提升產品性能與能耗比 。
對此 ， 市場人士指出 ， 存儲器廠商在復雜的Logic Base Die IP與ASIC設計能力方面相對較弱 。若HBM要整合UCIe接口與GPU、CPU連結 ， 在Logic Base Die的設計上難度將大幅增加 。因此 ， 英偉達將會自研HBM4所需的Logic Base Die的計劃 ， 這也被解讀為搶攻ASIC市場的策略 ， 也希望藉由NVLink Fusion開放架構平臺來提供客戶更多模塊化選擇 ， 進一步強化對整體生態系的掌控優勢 。
目前 ， 雖然英偉達積極布局 ， SK海力士也已經率先向主要客戶提供新一代12層堆疊的HBM4樣品 ， 并已經結合先進的MR-MUF封裝技術 ， 容量可達36GB ， 帶寬更高達每秒突破2TB ， 相較前一代HBM3E帶寬提升超過60% ， 持續鞏固其在AI存儲器市場的領導地位 。
但市場人士認為 ， 此前很多客戶為了避免過度受制于英偉達高昂的GPU成本 ， 這才推動了面向AI的ASIC加速器市場逐漸蓬勃發展了起來 。所以 ， 英偉達自研HBM Base Die ， 如果客戶采用英偉達的AI解決方案 ， 又會加大對于英偉達的依賴 ， 因此接下來未必能獲得業者青睞 ， 有機會改變ASIC的發展態勢 。因此 ， 整體發展情況還還有待進一步的觀察 。
總體來說 ， 隨著英偉達擬自制HBM的Base Die計劃的發展 ， 以及SK海力士加速HBM4的量產 ， HBM4正邁向更高速、更高堆疊、更復雜封裝整合的新局面 。HBM市場將迎來新一波的激烈競爭與產業變革 。在此變革中 ， 臺積電、三星等先進邏輯制程代工廠商都將會受益 。
編輯：芯智訊-浪客劍

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