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武漢新芯總經理孫鵬：談混合鍵合

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武漢新芯總經理孫鵬：談混合鍵合

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武漢新芯總經理孫鵬：談混合鍵合

三維異構異質集成系統架構須依賴STCO聯合設計開發來實現其極致性能 。

10月11日 ， 在第三屆集成芯片和芯粒大會上 ， 武漢新芯集成電路股份有限公司總經理孫鵬圍繞基于混合鍵合的三維集成制造工藝展開深度分享 ， 系統剖析了該技術的發展趨勢、關鍵工藝挑戰、三維集成系統設計流程及工藝設計協同中的機遇與難題 。
我們在報告中捕捉了幾個關鍵信息：

  • 封裝級與晶圓級的三維集成協同發展 ， 在算力密度、高效互聯、功能集成、性能提升等方面不斷創新 ， 推動產業技術升級 ， 滿足人工智能的硬件需求；
  • 晶圓級三維集成技術需要大量設備、材料及工藝創新 ， 以解決復雜結構的應力匹配、低熱預算及系統良率問題；
  • 存算一體不斷推動新的工藝+產品形態；
  • 2D/3D制造和EDA工具的開放融合有助于加速和優化三維集成設計流程 ， 降低設計成本 ， 加速高性能芯片占據市?。 ?/li>
  • 產業化過程中 ， 通過冗余設計、可測性設計和結構優化等方面的工作 ， 提高可靠性、優化成本也是至關重要的課題 。
算力需求與算力硬件發展方向隨著人工智能技術與應用的快速發展 ， 模型訓練與推理對算力的需求急劇增長 ， 且AI算法對算力需求的增長速度遠超摩爾定律 ， 每2個月便實現翻一番 。 與此同時 ， 云側、端側、邊側等應用場景與服務模式仍在高速發展的過程中 ， 市場空間巨大 。 據預測 ， 近年來中國智能算力規模年增長速度超過40% ， 是未來的核心競爭力基石 。

然而 ， 硬件芯片算力提升正面臨挑戰 。 孫鵬在會上提出芯片算力計算公式：芯片算力↑=晶體管密度↑（制造工藝）x芯片面積↑（集成面積）×算力/晶體管↑（計算架構） ， 即需從“更小尺寸、更大面積、更直接架構”三個維度提升算力 。
但當前先進邏輯工藝、存儲技術逐漸逼近物理極限 ， 迭代速度放緩 ， 性能收益減小 ， 成本投入卻顯著增加 ， 傳統技術路徑已難以滿足算力持續增長的需求 。

三維集成是破局關鍵面對傳統技術瓶頸 ， 三維異構異質集成成為重要破局方向 。 該技術支持創新的架構設計及三維空間的高度集成 ， 能夠提供比單體芯片更優越的性能與能效 ， 為算力芯片的快速可持續發展提供有力支撐 。 其中 ， 混合鍵合技術相較于其他先進封裝技術 ， 具備極致的高密度連接和傳輸帶寬、更高的能效以及更小的集成系統體積 ， 其優勢尤為突出 。
目前 ， 基于混合鍵合的三維集成技術已在多個領域取得成功應用 ， 包括3D SOC處理器、近存計算、高帶寬存儲、高速數據傳輸等 。 不過 ， 三維異構異質集成系統架構具有高度定制化、復雜的特點 ， 孫鵬強調 ， 必須依賴STCO（系統設計與工藝技術協同）聯合設計開發 ， 才能實現其極致性能 。 而STCO的實現則需要生態鏈上下游緊密合作 ， 以三維D2D設計流程為引導 ， 以跨尺度仿真能力及仿真工具融合為基礎 。
從技術路徑來看 ， 三維集成主要分為器件級的三維立體結構與系統級的三維異構芯粒集成 。 器件級突破主要通過微縮器件尺寸與提高晶體管密度實現 ， 但當前性能收益放緩 ， 且成本、良率、可獲得性方面的挑戰不斷增加；系統級集成則以三維異構方式增加體密度 ， 通過多芯片重構與集成 ， 在平衡成本（7nm及以下工藝成本可減少13%～50%）的同時提升系統性能 。 兩類路徑面臨共同問題 ， 即材料突破、功耗與散熱控制、工藝精度（光刻、表面態、原子級加工）的提升 。
在集成規模與架構創新方面 ， 傳統2D SoC單核性能頻率提升放緩 ， 已轉向多核并行 ， 但最大面積受曝光尺寸限制（1×R 858mm2） 。 而三維集成可顯著提升計算系統集成規模 ， 搭配計算芯片片上優化、近存計算、大帶寬數據傳輸、創新架構與算法等架構優化手段 ， 能進一步釋放算力潛力 。
晶圓級三維集成技術的工藝與設計協同挑戰【武漢新芯總經理孫鵬：談混合鍵合】三維集成根據連接層級可分為PCB/板級I/O連接、裸片I/O連接、電路級（IP/Sub-IP/Standard cell）及晶體管級互聯 。 隨著連接密度指數級增加 ， 制造工藝正從封裝級向晶圓級逐步演進 。 在高性能應用領域 ， 晶圓級集成的需求及占比正逐步上升 ， 推動三維集成向更多元方向發展 。

從功能集成來看 ， 三維集成實現了從存算分離到存算一體的轉變 ， 器件形態不斷擴展 ， 涵蓋DRAM/SRAM/NVM embedded/HBF/Emerging等多種類型；從工藝發展來看 ， 集成工藝成分持續增加 ， 從最初的接口互聯逐步延伸至層間互聯 ， 再到器件互聯 ， 從而推動工藝和材料的定向創新 。
設計流程與仿真挑戰三維集成技術需要高度的系統設計與工藝技術協同（STCO） ， 才能實現極致性能和穩定可靠的工藝實現 ， 這對設計流程提出了較高要求 。 在設計仿真方面 ， 主要面臨跨尺度、多物理場仿真以及2D/3D聯合仿真兩大挑戰 。
跨尺度多物理場仿真挑戰集中在應力與熱仿真 ， 由于三維集成結構與材料特性復雜、堆疊層數多 ， 導致應力/應變作用復雜 ， 同時功率密度增加 ， 散熱路徑復雜 ， 有源層空間熱耦合增強 。 應對這一挑戰需實現跨尺度結合 ， 通過全局快仿、局部弱點仿真、特定位置仿真優化等效模型 ， 但目前對于布局結構應力弱點搜索 ， 仍缺乏chip GDS level的算力與精度平衡的仿真工具 ， 且需要熱感知的空間布局優化工具支持block布局、走線、堆疊設計迭代 。
信號完整性與互聯建模挑戰源于三維集成3D立體布局布線復雜度增加 ， 互聯距離較intra-die增加 ， 需為D2D I/O連接方式與直連方式建立不同設計流程與仿真工具庫 ， 開展TSV垂直并行通道的R/L/C模型與損耗分析 ， 以及3D與2D的聯合仿真（3D TSV/RDL/HB與2D routing耦合分析） 。
此外 ， 2D/3D聯合仿真挑戰則需要實現跨Fab、跨工藝節點的PDK（工藝設計套件）融合 ， 以提升集成系統性能 。 這就要求推進三維EDA生態建設 ， 實現不同EDA工具的Design kits與Design database融合 ， 減少PDK的重復開發與維護 ， 提升設計效率 。
關鍵工藝挑戰三維集成技術的關鍵工藝挑戰主要集中在大帶寬垂直互聯、大面積水平互聯與擴展堆疊高度三個方面 。
在大帶寬垂直互聯領域 ， 鍵合需突破對準精度、低溫鍵合、鍵合良率及可靠性難題 ， TSV/uTSV則須具備良好機械特性與低插入損耗 。 大面積水平互聯領域 ， 硅轉接板需解決多層厚銅應力、光罩拼接工藝、缺陷控制與可測性問題 ， 有源硅轉接板需實現MIM電容ESD、IPD、功率調控的嵌入及KGD重構晶圓技術突破 ， 有機轉接板/扇出需攻克多層高密度RDL、大帶寬硅橋、應力匹配難題 ， 同時還要探索硅光轉接板的發展路徑 。 在擴展堆疊高度領域 ， 需要做好多層堆疊應力管理（控制常溫與高溫應力應變）、提升多層鍵合良率（解決邊緣Roll-off、晶邊缺陷控制、對準補償、重構晶圓平坦化問題） ， 并開發低溫（<250℃）材料與工藝以滿足低熱預算需求 。
針對FE三維集成涉及多樣化chiplet和異構工藝整合、需支持客制化架構的需求 ， 孫鵬在會上提出武漢新芯的XMC 3DLink解決方案 。 不同于傳統制造工藝的標準技術平臺 ， 該方案以“靈活架構+標準工藝模塊”為核心 ， 支持靈活架構及標準工藝模塊選項 ， 能夠助力客戶快速實現設計落地與產品導入 。
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