Intel公布三大全新晶體管材料：漏電率降低1000倍_半導(dǎo)體|it芯片

如何繼續(xù)縮小晶體管、推動先進制程工藝，是當(dāng)下半導(dǎo)體行業(yè)集體都在努力的事情，其中一大關(guān)鍵就是尋找新的、更理想的晶體管材料。
2025年度的IEEE國際電子器件會議(IEDM)上， Intel、Intel Foundry的團隊就展示了三種前景光明的MIM堆疊材料，分別是：鐵電鉿鋯氧化物(HZO)、氧化鈦(TiO)、鈦酸鍶(STO) 。
其中，后兩者都屬于超高K材料。
它們都是用于片上去耦電容的金屬-絕緣體-金屬(MIM) ，這次突破性的進展有望解決先進工藝中的一個關(guān)鍵挑戰(zhàn) ，也就是在晶體管不斷縮小的同時，保持穩(wěn)定的供電。
三種新材料都可以應(yīng)用在深槽電容結(jié)構(gòu)中，并且與標準的芯片后端制造工藝兼容，也就是能直接用于現(xiàn)有產(chǎn)品線。
它們可以大幅度提升平面電容值，能做到每平方微米60-98飛法拉（fF/μm2），同時可靠性十分卓越，漏電水平比業(yè)界目標低了足足1000倍——嚴格來說是降低到1/1000 。
同時，它們不會犧牲可靠性指標，包括電容漂移、擊穿電壓。

大會上， Intel Foundry的研究人員還探討了其他先進工藝話題，包括：
－超薄GaN芯粒技術(shù)：
Intel展示了基于300毫米晶圓的功能完整的氮化鎵(GaN)芯粒，厚度只有19微米，還不如一根人類頭發(fā) ，同時配有完整的集成數(shù)字控制電路庫，有望解決下一代高性能電力、射頻(RF)電子器件在供電、效率方面的挑戰(zhàn) 。
－靜默數(shù)據(jù)錯誤：
傳統(tǒng)制造測試會遺漏一些關(guān)鍵缺陷，導(dǎo)致數(shù)據(jù)中心處理器出現(xiàn)靜默數(shù)據(jù)損壞，因此需要采用多樣化的功能測試方法，確保大規(guī)模部署的可靠性。
－ 2D FET的可靠性：
即二維場效應(yīng)晶體管。 Intel與維也納工業(yè)大學(xué)合作，探討了二維材料(比如如二硫化鉬)在未來能否取代硅，用于微型化的晶體管。
－ 2D FET的選擇性邊緣工藝：
Intel與IMEC合作，改進了用于源極和漏極接觸形成和柵極堆疊集成的技術(shù)模塊，降低了等效氧化層厚度(EOT) ，兼容現(xiàn)有晶圓廠。
－ CMOS微縮：
【Intel公布三大全新晶體管材料：漏電率降低1000倍】Intel與韓國首爾大學(xué)合作，探討了互補金屬氧化物半導(dǎo)體(CMOS)微縮技術(shù)的最新進展，包括如何通過平衡功耗、性能和面積，背面供電網(wǎng)絡(luò) ，設(shè)計工藝協(xié)同優(yōu)化(DTCO) ，推動半導(dǎo)體技術(shù)繼續(xù)發(fā)展，滿足AI和HPC的算力需求。

Intel公布三大全新晶體管材料：漏電率降低1000倍

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