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AMD預計將會在明年發布下一代Zen 6架構處理器 ， 盡管依舊將會采用AM5接口 ， 但是預計將會帶來進一步升級 。 目前海外視頻博主High Yield透露了下一代產品的更多技術細節 ， AMD計劃在Zen 6中引入一項全新的D2D（Die-to-Die）互連技術 ， 以取代自Zen 2以來長期使用的SERDES PHY方案 。 這一轉變旨在顯著優化能效并降低通信延遲 ， 而該技術實際上已在開發中的Strix Halo APU上進行了成功驗證 。
在現有SERDES方案中 ， 數據需要在CCD芯粒邊緣經過串行化與解串行化處理 ， 跨封裝傳輸至I/O芯片 ， 此過程伴隨時鐘恢復、均衡及編解碼等操作 ， 帶來了可觀的能耗開銷與額外延遲 。 隨著NPU等新型模塊的集成 ， 芯片間通信對帶寬與實時性的要求日益提升 ， 傳統SERDES已逐漸成為瓶頸 。
Strix Halo APU作為新互連技術的試驗平臺 ， 采用了臺積電的InFO-oS（集成扇出型封裝 on Substrate）與重分布層（RDL）技術 。 其核心變革在于以“海量布線”（Sea-of-Wires）方式 ， 在中介層布置大量細并行導線 ， 形成寬并行端口通信 。 通過移除SERDES模塊 ， 改用矩形微型焊盤陣列直接傳輸數據 ， 實現了無需串并轉換的直接通信 ， 從而在降低功耗與延遲的同時 ， 能夠通過擴展端口數量靈活提升帶寬 。
【AMD Zen 6處理器或轉向全新D2D互連設計，能效與延遲雙突破】然而 ， 這種新方法也帶來了設計上的挑戰：多層RDL的工藝復雜度更高 ， 且芯片底部區域需優先用于扇出布線 ， 對布線資源分配提出了新要求 。 盡管如此 ， 業界普遍預期 ， Strix Halo所驗證的互連理念將在Zen 6中全面應用 ， 為處理器能效與性能的平衡注入新動力 。 結合此前消息來看 ， Zen 6系列中面向主流桌面的“Medusa Ridge”處理器 ， IOD將采用臺積電N3P制程 。 與此同時 ， 適用于桌面、移動平臺及標準版EPYC “Venice”服務器的12核CCD芯片 ， 以及EPYC專用的高密度32核Zen 6c CCD芯片 ， 均將采用更先進的N2P工藝 。 針對移動平臺的單芯片APU “Medusa Point”中低端型號也將使用N3P技術 。
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